摩尔定律是否能够延续，似乎有了新的希望。IBM 成功推出了全球首个 0.7 纳米芯片制程节点，在指甲盖大小的芯片上集成了近 1000 亿个晶体管，其密度是 2 纳米芯片的两倍。此前，台积电最先进的制程是 2 纳米，并在该领域取得了多年的进展。英伟达的 CEO 黄仁勋曾多次表示摩尔定律已失效，但现在情况似乎出现了转机，为寻求更好世界杯下注体验的用户提供了新的可能。

0.7 纳米，也被称为 7 埃米，标志着人类制造的晶体管首次跨越了 1 纳米的门槛，尺寸已接近单个原子的尺度（0.1-0.5 纳米）。与 2 纳米制程相比，这项新技术能够实现 50% 的性能提升，或者 70% 的能效提升，但两者只能选择其一。

纳米堆叠架构引领创新

实现这一突破的核心是 IBM 的“纳米堆叠”（NanoStack）架构，这是业界首个基于纳米片的三维垂直堆叠晶体管设计。要理解 NanoStack，需要回顾近年来芯片架构的发展历程。在 7 纳米和 10 纳米时代，主流方案是 FinFET 鳍式晶体管，其栅极通过三面包裹通道来控制电流。然而，到了 5 纳米以下，FinFET 的漏电问题日益突出，难以满足需求。

IBM 在 2017 年推出了全环绕栅极（GAA）纳米片技术，其栅极从四面完全包裹住水平堆叠的纳米片通道，显著增强了静电控制能力。这项技术成为了 IBM 2 纳米芯片的基础，并被台积电、三星等主流厂商采纳。2021 年底，IBM 与三星联合发布了 VTFET 垂直传输场效应晶体管，将电流方向从水平改为垂直，仿真数据显示，相比同尺寸的 FinFET 方案，性能翻倍或能耗降低 85%。

此次的 NanoStack 技术是上述技术路线的进一步发展。其实现方式是将两片带有纳米片晶体管的晶圆进行叠加，通过超薄介电键合粘合，形成垂直互联的三维结构。每一层可以采用不同的材料组合，n 型和 p 型晶体管可以独立优化，互不干扰。

IBM 已在实验室中完成了该技术的验证，包括 CMOS 集成、双通道工程能力展示以及功能完备且开关性能符合预期的 CMOS 反相器，证实了该技术可用于实际制造并支持计算。在 VLSI 2026 大会上，IBM 进一步展示了 NanoStack 在 SRAM 上的表现：面积缩减了 40%。SRAM 是片上缓存的关键组成部分，其微缩长期以来面临巨大挑战，这一进展对于 AI 芯片所需的高带宽数据通路尤为重要。

“没人想为电费买单”

IBM 研究院负责芯片研发的副总裁 Huiming Bu 指出：“每个人都追求更高的性能，但没人愿意承担高昂的电费。”这反映了当前 AI 算力竞赛面临的现实困境，AI 芯片的能耗已成为影响基础设施建设的问题，部分数据中心项目因电力供应不足而出现建设延期。0.7 纳米技术提供的 70% 能效提升，直接回应了这一迫切需求。

值得注意的是，IBM 本身已不再直接制造和销售芯片。它专注于在纽约州奥尔巴尼的研发中心开发制造工艺技术，并将其授权给芯片厂商使用。过去，其被授权方包括三星以及日本新成立的半导体公司 Rapidus。Huiming Bu 拒绝透露 0.7 纳米技术的潜在客户。

在竞争方面，比利时研究机构 Imec 正在推进另一种三维架构方案，通过逐层堆叠构建晶体管结构，并已吸引多家芯片制造商的关注。

关于量产时间表，IBM 预计 NanoStack 技术最早将在未来 5 年内实现量产。IBM 的半导体路线图预测，借助 NanoStack 架构，芯片的微缩进程至少可以再延续十年。